Verilog基礎(chǔ)入門教程(最新整理)pdf格式免費(fèi)版

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內(nèi)容節(jié)選

1.1 什么是Verilog HDL？

Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。

Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。

Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。

因此，用這種語(yǔ)言編寫的模型能夠使用 Ve r i l o g仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然 ,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。

1.2 歷史

Verilog HDL語(yǔ)言最初是于1 9 8 3年由Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語(yǔ)言。那時(shí)它只是一種專用語(yǔ)言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實(shí)用的語(yǔ)言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語(yǔ)言普及性的活動(dòng)中， Verilog HDL語(yǔ)言于1 9 9 0年被推向公眾領(lǐng)域。 Open Verilog International（O V I）是促進(jìn)Ve r i l o g發(fā)展的國(guó)際性組織。1 9 9 2年， O V I決定致力于推廣Verilog OVI標(biāo)準(zhǔn)成為I E E E標(biāo)準(zhǔn)。這一努力最后獲得成功， Verilog 語(yǔ)言于1 9 9 5年成為I E E E標(biāo)準(zhǔn)，稱為 IEEE Std1 3 6 4－1 9 9 5。完整的標(biāo)準(zhǔn)在Ve r i l o g硬件描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。

1.3 主要能力

下面列出的是Ve r i l o g硬件描述語(yǔ)言的主要能力：

基本邏輯門，例如a n d、o r和n a n d等都內(nèi)置在語(yǔ)言中。

用戶定義原語(yǔ)（U D P）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。

開關(guān)級(jí)基本結(jié)構(gòu)模型，例如p m o s 和n m o s等也被內(nèi)置在語(yǔ)言中。

……

2.1 模塊

模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開關(guān)級(jí)原語(yǔ)、門級(jí)原語(yǔ)和用戶定義的原語(yǔ)方式描述 ; 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語(yǔ)句進(jìn)行描述 ; 時(shí)序行為使用過(guò)程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中使用。

一個(gè)模塊的基本語(yǔ)法如下：

m o d u l e m o d u l e _ n a m e (p o r t _ l i s t) ;D e c l a r a t i o n s :

reg, wire, parameter,

input, output, inout,

function, task, . . .

S t a t e m e n t s :

Initial statement

Always statement

Module instantiation

Gate instantiation

UDP instantiation

Continuous assignment

e n d m o d u l e

說(shuō)明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語(yǔ)句定義設(shè)計(jì)的功能和結(jié)構(gòu)。說(shuō)明部分和語(yǔ)句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說(shuō)明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性 , 最好將所有的說(shuō)明部分放在語(yǔ)句前。本書中的所有實(shí)例都遵守這一規(guī)范。

圖2 - 1為建模一個(gè)半加器電路的模塊的簡(jiǎn)單實(shí)例。

……

習(xí)題

1 .模塊實(shí)例語(yǔ)句與門實(shí)例語(yǔ)句的區(qū)別是什么？

2 .當(dāng)端口懸空時(shí)，即端口沒有被連接時(shí)，端口的值是什么？

3 .對(duì)于9 . 3節(jié)中的模塊FA，O R _ D E L AY值為4，X O R _ D E L AY值為7，A N D _ D E L AY值為5，寫出其結(jié)構(gòu)描述形式。

4 .用本章講述的模塊FA編寫執(zhí)行加法和減法的4位A L U的結(jié)構(gòu)模型。

5 .用5 . 11節(jié)中描述的M U X 4 x 1模塊編寫1 6 - 1多路選擇器的結(jié)構(gòu)化模型。

6 .用異步低電平復(fù)位描述通用 N位計(jì)數(shù)器。將通用計(jì)數(shù)器在實(shí)例語(yǔ)句中用作 5位計(jì)數(shù)器用測(cè)試驗(yàn)證程序驗(yàn)證這個(gè)5位計(jì)數(shù)器。

……

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